D-FUMT₈ 二代数 (Boolean truth-order vs Belnap+carve-out info-order) の 力学差 反証可能仮説検定
chat-Claude の pre-registered 予測 (higher-tier lattice hypothesis, HV) を 5 seed × 2000 attempts で 検定、 verdict は STABLE_NEITHER。 予測外 mechanism が 有意に 逆方向 で 発見された。
Cross-flow ban (本 site page 全体 で 遵守)
本 力学差 report は T×F carve-out の 帰結 のみ を 特徴づける。 T×F carve-out の 意図 (silicon 互換性 か 実装 bug か) は 一次資料 でしか 決まらない。 「discontinuity が carve-out に 局在した」 は 「bug である」 の 証拠に ならない — 意図的な pass-through でも 同じ像が 出る。 本 verdict は HV 支持/棄却 のみ を 表現、 T×F carve-out 意図 の 判定材料 として 使用禁止。
実行前 に 予測 と 反証条件 を 固定
chat-Claude が 2026-09-07 に 提出した higher-tier lattice hypothesis (HV) を、 実行前に file 化して 予測 と 反証条件 を 固定した。 verdict の 事後解釈 で 反証条件を 動かせない discipline。
seven-logic: precedence order 〇<⊥<N<∞<～<B<⟲<⊤ で 「上位が 吸収する」 → higher tier {∞,〇,～,⟲} は 常に 上位を返す → 周期は 古典コア {⊤,⊥} にしか宿らない、 higher tier は 終端になる。
Verilog: 極大部分束 2 個 直和 (classical 4 値 ⊕ higher 4 値) + 結合律 完全成立 → higher tier が それ自体で 束をなす → higher tier 内部でも 独立して 周期立つはず。
Pre-reg file: data/tabs/rei-aios-a3/step-1859-b-prereg-dynamics-comparison.md
HV_supported: m1, m2, m3 の うち 2 個以上 が seven-logic vs Verilog で 有意差 (permutation p < 0.01) + CI が 期待方向 (0 除外、 verilog > seven for m3、 seven > verilog for m1 & m2)
HV_falsified: m1, m2, m3 全て が 有意差なし (p > 0.05) or 期待と 逆方向 有意
NEITHER: 有意な mix (例: 1 個 supported + 1 個 falsified)、 追加 metric 4, 5 + 質的 analysis で 再検討
本 test は Route decision 材料 ではない。 Route C (2 algebra 併存 + 命名 discipline) は 既に STEP 1773 (2026-09-06、 rei-aios-f4/a6 tab) で 一次資料 audit (Route D の 実施) の 上で 決定済で、 本 test は その 決定後 に chat-Claude が 追加提示した 反証可能仮説の 検定にすぎない。 verdict が どう出ても Route C は 保持される。
Track C 却下率エンジン pipeline + 二代数 表 差替え
却下率エンジン Track C (STEP 1853 site) の 8 値 circuit dynamics engine を 表 差替え可能化。 各 circuit は 7-9 node、 各 node に 8 op combinations の いずれかを 割当、 決定的 mulberry32 PRNG で 生成。 初期 state s0 は node 毎 に 8 値 uniform random。
8 op combinations (共通、 表 依存): a∧b, a∨b, ¬(a∧b), ¬(a∨b), ¬a∧b, a∨¬b, ¬a, ¬a∧¬b
Acceptance criteria (STEP 1853 と 同): 全 node reachable, period ≥ 3, live nodes ≥ 3 (非凍結), Derrida 感度 0.5 < λ < 2.4 (critical phase)
Seven-logic: data/tabs/rei-aios-f4/d8-algebra-corrigendum/scratch/d8_table_dump.json (源泉: src/axiom-os/seven-logic.ts、 MCP d8_table)
Verilog: data/tabs/rei-aios-f4/d8-algebra-corrigendum/scratch/verilog_table_dump.json (源泉: hardware/phase-c/03-dfumt8-alu-port/dfumt8_alu_synth.v、 Belnap knowledge order + T×F pair carve-out hybrid = Dfumt8InfoHybrid、 STEP 1775 命名)
N_ATTEMPTS = 2000 per seed / N_SEEDS = 5 [1729, 42, 8675309, 314159, 271828] / 総 attempts = 10,000 / N_BOOT = 5000 (paired bootstrap CI 95%) / N_PERM = 5000 (two-sided permutation p) / Circuit 生成は table-independent (同一 seed → 同一 circuit) → paired data
m1 reach_subset_TF_rate = |{accepted circuits with reach ⊆ {TRUE,FALSE}}| / |accepted|
m2 fixed_point_reject_rate = |{attempts rejected as period<3}| / N_attempts
m3 higher_tier_cycle_rate = |{attempts with period≥3 AND cycle contains {∞,〇,～,⟲}}| / |{period≥3}|
m4 derrida_lambda_distribution (descriptive)
m5 period_distribution (descriptive, accepted only)
Wall-clock: single seed 855ms, 5-seed total 4193ms (Node.js tsx、 laptop-grade CPU、 決定的 再現可能)
5 seed 独立実行、 direction の 一貫性を 確認
| seed | accepted (s/v) | m1 reach⊆{T,F} | m2 fp_reject | m3 higher_tier_cycle | verdict |
|---|---|---|---|---|---|
| 1729 | 29 / 125 | s=0.069 v=0.344 p=2e-4 OPPOSITE | s=0.291 v=0.235 p=2e-4 EXPECTED | s=0.931 v=0.064 p=3e-3 OPPOSITE | NEITHER |
| 42 | 40 / 143 | s=0.100 v=0.427 p=2e-4 OPPOSITE | s=0.289 v=0.231 p=2e-4 EXPECTED | s=0.850 v=0.065 p=4e-4 OPPOSITE | NEITHER |
| 8675309 | 27 / 123 | s=0.074 v=0.374 p=2e-4 OPPOSITE | s=0.289 v=0.233 p=2e-4 EXPECTED | s=0.897 v=0.078 p=1.0e-2 not-sig* dir=opposite | NEITHER |
| 314159 | 40 / 129 | s=0.150 v=0.341 p=2e-4 OPPOSITE | s=0.291 v=0.238 p=2e-4 EXPECTED | s=0.825 v=0.082 p=2e-3 OPPOSITE | NEITHER |
| 271828 | 29 / 124 | s=0.035 v=0.363 p=2e-4 OPPOSITE | s=0.286 v=0.235 p=2e-4 EXPECTED | s=0.933 v=0.106 p=3.6e-2 not-sig* dir=opposite | NEITHER |
* strict α=0.01 で not-sig、 marginal direction は 全 seed で 一貫して opposite (verilog << seven)、 CI は 全 5 seed で 0 を 除外
s = seven-logic rate、 v = verilog rate、 p = paired two-sided permutation p-value (N_PERM=5000)
単発 harness (harness.ts) と 多 seed harness (harness_multiseed.ts) の seed=1729 実行結果は bit-identical。 accepted count、 全 m1/m2/m3 rate、 p-value 全て 一致。
5 seed 集計 + direction 一貫性
| metric | seven mean (std) | verilog mean (std) | verilog/seven 倍率 | direction consistency (5 seed) |
|---|---|---|---|---|
| m1 reach⊆{T,F} | 0.086 (0.038) | 0.370 (0.031) | 4.3× | 5/5 OPPOSITE (verilog > seven、 予測は seven > verilog) |
| m2 fp_reject | 0.289 (0.002) | 0.234 (0.002) | 0.81× (seven +5.5pp) | 5/5 EXPECTED (seven > verilog、 予測通り) |
| m3 higher_tier_cycle | 0.887 (0.045) | 0.079 (0.015) | 0.089× (seven 11.2×) | 3/5 strict-OPPOSITE + 2/5 borderline (marginal direction 5/5 stable、 CI 5/5 excludes 0) |
| m4 λ mean | 1.223 | 1.223 | ≈ 1 | ほぼ同一 (両代数 critical phase、 Track C acceptance filter は 同じ域を 通す) |
| m5 period mean | 3.96 | 4.74 | 1.20× | verilog やや長め、 max も seven 6-11 vs verilog 12-16 |
Robustness verdict
5/5 seed で 独立 NEITHER 判定。 m1 (opposite) と m2 (expected) は 全 seed で strict-sig (p ≤ 2e-4)、 m3 は 3 seed strict-sig + 2 seed borderline (p = 0.010, 0.036) だが marginal direction は 5/5 一貫して opposite。 単一 seed artifact ではなく systematic な dynamical signature。
Pre-registered rule の 適用
Rule (pre-registered): HV_supported iff ≥ 2/3 metrics sig at α=0.01 in expected direction with CI excluding 0
結果
m2 のみ 予測方向 有意 (seven > verilog for fp_reject)。 m1 と m3 は 予測と 逆方向 有意 (verilog > seven for classical-only reach、 seven >> verilog for higher-tier cycle)。 別 rule 「全 metric not-sig or opposite で HV_falsified」 でも m2 が sig-expected で NEITHER 判定は 変わらず、 rule ambiguity は verdict に 影響なし。
「NEITHER」 は 弱い 中間 verdict に 見えるが、 実測は 「予測方向とは 逆に 有意」 = 弱い 支持なし + 有意な 反証 の 混合。 予測の 定性 mechanism は 存在するが、 direction を 見誤っていた。
op-level 挙動 の 帰結 特徴づけ (Cross-flow ban 遵守: 意図判定 ではない)
precedence order: 〇(4) < ⊥(1) < N(2) < ∞(3) < ～(5) < B(6) < ⟲(7) < ⊤(8) — higher tier {∞,〇,～,⟲} は mid-precedence rank 3-6。
AND = "lower-precedence 吸収" (min): mid-precedence higher-tier が AND cell で 頻繁に win (下位優先で higher-tier を cell 単位で 保持)。 例: AND[TRUE][INFINITY] = INFINITY、 AND[BOTH][INFINITY] = INFINITY。
OR: TRUE と ZERO が 対極 (TRUE dominates non-ZERO / ZERO absorbs)、 中間は 複雑 rule、 higher-tier は TRUE/ZERO 混在時以外 preserved。
Dynamics 帰結: higher-tier state が 初期に あれば cycle 中 preserve、 mid-precedence higher-tier は AND-min にも OR-max にも 敵しない 中間帯 で cycle attractor に なる。
3-bit encoding: bit 2 (MSB) が tier bit — 0 = classical {TRUE=001, FALSE=000, NEITHER=010, BOTH=011}、 1 = higher {ZERO=100, FLOWING=101, SELF=110, INFINITY=111}。
Cross-tier default rule (dfumt8_alu_synth.v line 104-112): if a[2]=0 && b[2]=1 → out = a = classical と higher の 混合状態で classical が win (AND, OR 両方)。 例: AND[TRUE][INFINITY] = TRUE、 OR[BOTH][ZERO] = BOTH。
Belnap sub-lattice: FALSE=OR-identity、 TRUE=OR-top、 NEITHER=knowledge bottom、 BOTH=knowledge top。 higher 4 値 は 独立 sub-lattice。
Dynamics 帰結: higher-tier value が classical と 混ざると eviction、 higher-tier cycle は 全 node higher-tier の closed sub-orbit 必要 (stringent、 実測 140 cyclic 中 わずか 9 個 = 6%)。
| seven-logic | Verilog | |
|---|---|---|
| Precedence/tier rule | mid-precedence higher-tier は cycle 内で preserve | cross-tier で classical が win → higher-tier は eviction |
| Accepted count (per seed avg) | ~33 (少ない、 多くが unreachable/fp) | ~129 (多い、 dynamics rich) |
| Cycle 内 higher-tier 出現率 | ~89% (少ない cycle が higher-tier に 集中) | ~8% (多い cycle は 大半 classical) |
| chat-Claude 予測 に 相当する mechanism | 存在するが direction 逆 (higher preserve、 not evict) | 存在するが direction 逆 (classical preserve、 higher evict) |
要点: 予測は 「seven → classical 保存 / Verilog → 2 tier 独立」 だったが 実測は 「seven → higher-tier 保存 (mid-precedence が cycle 中 preserve) / Verilog → classical 保存 (cross-tier eviction で higher-tier が 混合状態で 消える)」。 direction が 各代数で 独立に 逆転 している。 予測の 「precedence = higher が 下位に 吸われる → dynamics 死ぬ」 は precedence rule の cell 単位 の 「勝者が 次 step の 入力になる」 帰結を 見落としていた。
m2 (seven > verilog for fp_reject) は 予測方向 と 一致するが m1/m3 (opposite) と 表面上 矛盾する。 実は 整合: seven の 「多くが 死ぬ」 の 大半 は classical + higher 混合の unreachable/fp reject で、 生き残る 少数 cycle が higher-tier に 集中 (survival bias)。 別 metric (initial tier composition による segregation) で 検証可能、 別 STEP candidate。
主張しないこと
Dfumt8InfoHybrid (Belnap knowledge order + T×F pair carve-out)。 pure Belnap ではない、 4/32 T×F pair の classical Boolean pass-through は cross-tier rule と 別 rule、 本 (iv) 定性分析 では cross-tier rule 全体 の 帰結 のみ 議論data/tabs/rei-aios-a3/step-1859-b-prereg-dynamics-comparison.mddata/tabs/rei-aios-a3/step-1859-dynamics-harness/qualitative-analysis.mddata/tabs/rei-aios-a3/step-1859-dynamics-harness/results.jsondata/tabs/rei-aios-a3/step-1859-dynamics-harness/results_multiseed.jsondata/tabs/rei-aios-a3/step-1859-dynamics-harness/harness.ts (~440 lines)data/tabs/rei-aios-a3/step-1859-dynamics-harness/harness_multiseed.ts (~497 lines)Dfumt8InfoHybrid、 T×F carve-out 発見、 hybrid + scope 訂正d8_verify に cross-impl-drift claim 追加 (TS vs Verilog snapshot、 fail 固定、 緑完全停止)原 artifact: https://claude.ai/code/artifact/c587e04c-5020-4f32-ae8d-4144e647ab1c (⚗️ 却下率エンジン, 4 track version)
Cross-flow ban (再掲、 footer 前 の 独立 block)
本 力学差 report は T×F carve-out の 帰結 のみ を 特徴づける。 T×F carve-out の 意図 (silicon 互換性 か 実装 bug か) は 一次資料 でしか 決まらない。 「discontinuity が carve-out に 局在した」 は 「bug である」 の 証拠に ならない — 意図的な pass-through でも 同じ像が 出る。 本 verdict は HV 支持/棄却 のみ を 表現、 T×F carve-out 意図 の 判定材料 として 使用禁止。 意図判定は Route D の 継続 (別 STEP、 STEP 1772 arc の 後継)、 本 page の scope 外。