Radio-clock Nano 9K silicon (Phase C Step 12)

STEP: 1586 / Date: 2026-08-30 / Status: ✅ silicon 動作確認完了 (藤本さん目視 04:59)

★ STEP 1570 spec → STEP 1574 generator → STEP 1586 physical silicon 一気通貫達成 — chat-Claude 電波時計 arc の abstract spec が Tang Nano 9K 上の物理 LED 点滅として具体化された最初の evidence。 feedback_phase_c_silicon_existence_claim.md の「Rei は正しい (PC 完結)」から「Rei は実在する (silicon 必須)」に arc が渡った。

動作

項目	値
Clock	27 MHz on-board oscillator (pin 52)
Output	`counter[24]` toggle = 27 MHz / 2^25 ≈ 0.805 Hz on LED1 (pin 10)
視覚	~0.6 sec ON / ~0.6 sec OFF (周期 ~1.24 sec)、 STEP 1038 (~1.6 Hz) より明確にゆっくり
User Code	0x0000F675 (rev 2、正常 checksum)
Status Code	0x0003F020 (STEP 1038 success pattern と一致)
Program time	3.0 sec

Resource usage

Item	Usage	Nano 9K total	Utilization
LUT	26 (1 LUT + 25 ALU)	8640	< 1%
Register (FF)	25	6693	< 1%
I/O	2	71	3%
CLS	15	4320	< 1%

STEP 1570 spec との対応

Spec role	本 spike 実装
`receiver`	未実装 (受信 pin 未使用)
`decoder`	未実装 (受信なし)
`oscillator`	✅ 27 MHz → 0.805 Hz counter
`arbiter`	未実装 (純自走 mode)
`output`	✅ LED1 駆動 (output_pulse signal)

「電波を拾えない時 = 自走 fallback」 = spec の 「受信失敗を正常系に含める」 思想の最も基本的な silicon 表現。

Verilog (Rev 2、動作版)

module radio_clock_self_run (
    input  wire clk,           // 27 MHz on-board oscillator (pin 52)
    output wire output_pulse   // STEP 1570 spec output layer → LED1 (pin 10)
);

    // ── oscillator layer ─────────
    reg [24:0] counter = 25'd0;
    always @(posedge clk) begin
        counter <= counter + 25'd1;
    end

    // ── output layer ─────────
    // Nano 9K LED1 は active LOW、 toggle 波形なので極性影響なし。
    assign output_pulse = counter[24];

endmodule

Rev 履歴 (honest correction)

Rev 1 (失敗、 2026-08-30 04:50)

STEP 1574 HDL generator の oscillator stub と同じ counter reset-comparison pattern (if (counter == 27_000_000 - 1)) を採用。

Build 成功 (LUT 35 / FF 26)、 SRAM Program 100% 完了、しかし:

User Code: 0x00000000 (異常サイン — 通常は checksum-derived 非零値)
Status Code: 0x00035421 (STEP 1038 success の 0x0003F020 と差分あり)
LED 点滅せず

Diagnostic: STEP 1038 LED Blinky (既知動作) を書込 → User Code 0x0000A5F4 / Status 0x0003F020 / LED 点滅確認 → toolchain / pin / cable は全て OK。

Rev 1 の User Code = 0x00000000 は何らかの bitstream generation 問題を示唆 (要 STEP 1574 側で追加調査)。

Rev 2 (成功、 2026-08-30 04:59)

STEP 1038 実績 pattern (counter high-bit toggle) に統一。 Build (LUT 26 / FF 25 — STEP 1038 25/24 とほぼ同一) + Program (User Code 0x0000F675) 完了、 LED 点滅確認 (藤本さん目視)。

Honest scope

本 spike は spec の 5 role のうち 2 role (oscillator + output) のみ 動作。 receiver / decoder / arbiter は wire 引き出しなしで silicon 上には存在しない。
「STEP 1570 spec の部分実装が silicon で動く」 evidence であって、 spec 全体の実装 evidence ではない。完全実装 (JJY pulse-width decoder + arbiter FSM) は別 STEP。
STEP 1574 generator の oscillator stub (counter reset-comparison pattern) が silicon で動作しなかった問題は未解決。別 STEP で generator 側 update が必要 (現状 discipline: 手書き spike で迂回)。
27 MHz → 0.805 Hz counter は実 JJY 電波時計の 1 Hz とは微妙に異なる (STEP 1038 pattern 継承のため 2^25 除算)。正確に 1 Hz には reset-comparison counter が要るが、現状 silicon で動作せず。
秋月電子 g117448 (Sipeed 正規品 Tang Nano 9K ¥2,980) 1 台、 USB 直結、 SRAM Program (揮発、電源切ればクリア = reversible)。

STEP 1574 generator 側の課題 (defer to 別 STEP)

oscillator stub の counter reset-comparison pattern が Gowin V1.9.12.02_SP2 + Nano 9K で動作しなかった (User Code 0x00000000 = bitstream 破綻疑い)
Free-running counter + high-bit toggle pattern (STEP 1038 実績) に切り替えるか、 comparison pattern を修正する必要
修正した generator が emit する Verilog を STEP 1586 rev 1 として retest すべき

次のマイルストーン (defer)

Radio-clock 完全実装: JJY pulse-width decoder + arbiter FSM (chat-Claude が言う「自走+定期同期」完成形、受信入力 pin から実際の JJY 電波 module を繋ぐ)
Inductive-coil (STEP 1578) の silicon 実装: 1 台の Nano 9K で TX+RX loopback → コイル 2 個 + 抵抗で空中経由 test
STEP 1574 generator の oscillator stub 修正 → generator emit Verilog が silicon でそのまま動く discipline 完成

Files

hardware/phase-c/12-tang-nano-9k-radio-clock-silicon/radio_clock_self_run.v
hardware/phase-c/12-tang-nano-9k-radio-clock-silicon/tang_nano_9k.cst
hardware/phase-c/12-tang-nano-9k-radio-clock-silicon/build.tcl
hardware/phase-c/12-tang-nano-9k-radio-clock-silicon/README.md