STEP: 1570 / Date: 2026-08-30 / Test: 45/45 PASS / Type: spec doc + template #0 骨子 (chat-Claude 電波時計 arc の 中間表現 抽出)
❶ 電波時計の 5 層構造 (受信 / 復号 / 自走 / 調停 / 出力) を connector generator の中間表現 (IR) に抽出。 template #0 = radio-clock を preset として登録。
❷ HDL 生成は defer — 本 STEP は「生成器の入力を定式化する 5 軸」 と「radio-clock preset の完全記述」 まで。 Verilog 出力・実機 spike は 別 STEP (Phase C、 Tang Nano 9K + Console)。
❸ ソフト connector (STEP 1556) と別 namespace — puzzle / mystery / game connector-catalog は "推論 chip" の catalog、 本 module は "物理 connector" の catalog。 混同回避のため独立。
| 軸 | 候補 | Radio-clock preset |
|---|---|---|
| lines (信号線) | single×1..4 / differential-pair×1..2 | single×1 (+ GND) |
| encoding (符号) | nrz / manchester / pulse-width / differential | pulse-width (JJY 0=200ms / 1=500ms / M=800ms) |
| clock (クロック戦略) | separate-line / embedded / self-plus-sync | self-plus-sync (自走+定期同期) |
| power (電源結合) | none / power-overlay / inductive-coupling | none (信号のみ) |
| physical (物理形状) | pmod / gpio-raw / edge / coil-pair / custom | pmod |
| Role | 役割 | 電波時計 例 | Radio-clock preset |
|---|---|---|---|
receiver | 物理信号 → 生 bit stream | フェライトアンテナ + 検波 | ✓ |
decoder | 生 bit → frame + parity 検証 | 60 秒 frame + minute marker | ✓ |
oscillator | 独立クロック源 (自走) | 32.768kHz XTAL + 分周 | ✓ |
arbiter | 受信 OK && 検証 OK 時のみロード、 失敗時は自走継続 | 電波時計の"受信失敗を正常系に含む" 思想 | ✓ |
output | 下流 device 駆動 | ステップモータ 1 pulse | ✓ |
radio-clock-jjy){
id: 'radio-clock-jjy',
name: '電波時計型 (JJY pulse-width, self+sync)',
roles: ['receiver', 'decoder', 'oscillator', 'arbiter', 'output'],
lines: { kind: 'single', count: 1 },
encoding: 'pulse-width',
clock: 'self-plus-sync',
power: 'none',
physical: 'pmod',
frame: {
lengthDescription: '60 秒 (1 bit/sec × 60)、 minute marker で 同期',
syncMarker: true,
parity: 'even',
},
verification: {
maxThroughputBps: 1,
allowedErrorRate: 0.01,
driftPpmTolerance: 100,
},
target: {
estimatedLUT: 800,
clockDomains: 2,
boards: ['tang-nano-9k', 'tang-console-neo'],
},
}
connector_template_list / connector_template_describe)src/fpga/connector-generator/types.tssrc/fpga/connector-generator/index.tssrc/fpga/connector-generator/templates/radio-clock.tstest/step1570-hardware-connector-spec-test.ts (45/45 PASS)