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name: Phase C silicon — Phase 1 完了 (Gowin EDA license activated)
description: 2026-05-03 Phase 1 完全終了. Gowin License Manager で Host-ID D89EF3452ED4 (= 取得 MAC) match 確認. Exp 2027-05-02. EDA V1.9.12.02_SP2 Standard版 Start Page 動作中. 次 Phase 2 (LED Blinky)
type: project
originSessionId: 0cf4a1ae-6062-4aed-b857-272f5cd07fee
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# Phase C silicon — Phase 1 完了

**日付**: 2026-05-03
**EDA**: GOWIN FPGA Designer V1.9.12.02_SP2 Standard版

## License Manager Check 結果

```
License is OK.
Host-ID: D89EF3452ED4
Exp. date: 2027-05-02
```

- **Host-ID = MAC `D8-9E-F3-45-2E-D4`** (Ethernet 5, 1 Gbps) と完全一致
- **有効期限**: 1 年 (2026-05-03 → 2027-05-02)
- **License file 配置**: `C:\Users\user\Documents\Gowin\License\gowin_E_D89EF3452ED4.lic`
- **設定方法**: Help → Manage License → Use Local License File → Browse → Check (OK) → Save

## Why

Phase C 物理開門 (`feedback_phase_c_silicon_existence_claim.md`) の実機 toolchain が稼働状態に。
Tang Console NEO `GW5AST-LV138FPG676AC1/I0` (Arora-V family) を bitstream まで通せる前提が揃った。

## How to apply

- Phase 2 (LED Blinky SRAM 30-60s) に進める. Manual for Arora-V を参照
- `project_phase_c_safety_protocol.md` 厳守 (SRAM mode + 30-60s + 温度確認 + 5分冷却)
- 1 年後 (2027-05-02 直前) にライセンス更新申請が必要 (renewal リマインダ要)
- License file は Downloads でなく Documents\Gowin\License\ を canonical 化済 (Downloads は cleanup risk)

## 次のステップ (Phase 2 準備)

1. Tang Console NEO ボードを USB 接続
2. Programmer で JTAG 認識確認 (cable-index 1, FT2CH, ID `0x0001081B` の前例あり)
3. LED Blinky Verilog (Step 2 skeleton 既存) を SRAM mode で download
4. 30-60秒間 LED 点滅確認 → 温度確認 → power off → 5分冷却

## Phase 2A 完了 (2026-05-04 追記)

**Step ① + ② 完全達成**: License 認証 → USB 接続 → JTAG TAP scan 成功 → chip identified.

### 確定 settings (Phase 2B でそのまま使う)

```
Cable:     USB Debugger A
Port:      USB Debugger A/1/417/null   ← ★ Channel B (NOT Channel A)
Frequency: 0.5MHz                       ← ★ 2.5MHz default は hang する
Driver:    ftd2xx (✅ checked)
Device:    GW5AST-138B                  ← chip identified
```

### 4 つの load-bearing 教訓 (Phase 2B 着手前必読)

1. **Tang Console NEO は USB ポートが複数ある** — JTAG/UART debugger 用とは別の **USBSoft** 端子に挿すと VID_0000/PID_0002 (デバイス記述子要求の失敗) 状態になる. 必ず正しい debugger 側ポートに挿す.
2. **FT2232 Channel A ≠ JTAG**. Tang Console NEO では **Channel B (`/1/417`) が JTAG**, Channel A (`/0/418`) は UART. Cable Setting で Port は `USB Debugger A/1/417/null` を選択. これは公式マニュアルでも見落とされがちな gotcha.
3. **Frequency 2.5MHz default は hang する** — Scan Device が 50% で止まったら周波数を疑う. **0.5MHz** で 1.18 sec で完了する安定値. 後から speed up は可能.
4. **USBSoft 側の追加ケーブルは Phase 2A では不要**. JTAG 単独で動作確認を確定してから補助電源として検討.

### 物理層トラブル時の切り分け順序 (今回の rite of passage 経験)

1. PowerShell で `Get-PnpDevice -PresentOnly | Where-Object { $_.InstanceId -match 'VID_0403' }` 実行 — `Status=OK / Problem=CM_PROB_NONE` 確認
2. Status=Error / VID_0000 → 物理層接続 (ケーブル / ポート) 問題 → ボード側 USB ポート + PC 側 USB ポート + ケーブル品質 切り分け
3. PowerShell OK + Gowin Cable detection OK + Scan で 50% hang → channel/frequency 問題 → Channel B + 0.5MHz から再試行

### Phase 2B 着手チェックリスト (次回)

- [ ] Tang Console NEO の正しい USB ポートに JTAG/UART ケーブル接続
- [ ] PowerShell で USB OK 確認 (`CM_PROB_NONE`)
- [ ] Gowin Programmer 起動 → Cable Setting → Port=`/1/417`, Freq=0.5MHz, Save
- [ ] Scan Device → `GW5AST-138B` 表示確認
- [ ] LED Blinky Verilog 用の Pin 番号調査 (Sipeed wiki / schematic) ← Phase 2A Step ③ (今日 skip)
- [ ] 新規プロジェクト作成 → Verilog 追加 → CST pin file 追加 → Synthesis → SRAM mode download → 30-60秒点灯 + 温度確認 + 5分冷却

## 参照

- `project_gowin_license_received.md` (前段 — license file 受領 2026-05-03)
- `project_phase_c_step1_initiated.md` (Step 1 着手 2026-04-30, MAC 取得)
- `project_phase_c_safety_protocol.md` (Phase 1+2 安全 protocol)
- `feedback_phase_c_silicon_existence_claim.md` (二段階主張)