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name: theory-to-circuit-scope
description: Theory-to-Circuit pipeline の三段 scope framing 永続原則. Template emission scope (1601) vs Synthesizability scope (Verilator pass × ALU lattice) vs Silicon evidence scope (4-7 representative sample). overclaim 防止
metadata: 
  node_type: memory
  type: feedback
  originSessionId: afeeb7e7-fd4f-40a6-92be-a8a4a193cd0e
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★ STEP 1143 (2026-05-15) で確立した永続原則.

**Theory-to-Circuit pipeline には 3 段の scope 階層がある**. 各 layer で「validated」 の意味が異なる. これらを混同すると「Rei が全 theory を silicon 化した」 narrative の overclaim を招く.

**Why**: STEP 1138 (Hardware Gallery + Theory-to-Circuit scaffold) + STEP 1139 (1601-theory batch emission) で全 SEED_KERNEL の Verilog + Qiskit template が emit された. これを「全 theory が silicon 動作」 と誤読する risk が systemic に存在する.

**How to apply**: Theory-to-Circuit 関連の paper / lens / commit message / chat response では 3 scope を区別して述べる. 例: 「1601 theory emit 完了 ✅ (Template emission scope) / 1601 全件 Verilator lint 未走 ⚠ (Synthesizability scope は未完) / Silicon evidence は 4 representative sample のみ (Paper 145 v0.7 four-substrate) ❌ 1601 全件 silicon は物理不可能」.

## 3 段 scope framing

### Layer 1: Template emission scope

- 範囲: **1601 SEED_KERNEL entries** (full batch)
- 完了状態: ✅ **完了** (STEP 1139 batch-status.json: 1601/1601 emit in 1.6 sec)
- 出力: `data/theory-to-circuit/generated-full/{theoryId}.v + .py` (3202 files)
- 含意: 「Verilog 文法的に valid な module template + Qiskit Aer simulator-ready script を auto-emit できる」
- **含意しないこと**:
  - ❌ 全 1601 が Gowin EDA で synthesizable
  - ❌ 全 1601 が IBM Heron 実機で submit 可能
  - ❌ D-FUMT₈ classification が human-validated
  - ❌ 全 1601 が silicon 動作確認済

### Layer 2: Synthesizability scope

- 範囲: **representative ALU lattice 8 entry** (各 D-FUMT₈ value × 1 sample)
- 完了状態: ⚠ **scaffold のみ** (Verilator install は WSL2 manual 必要, batch lint 未走)
- 含意: 「該当 sample が Verilog parser-level で syntactically valid + 一部 Gowin EDA で synthesizable」
- **含意しないこと**:
  - ❌ 残 1593 entries の Verilator lint pass 保証
  - ❌ functional silicon behavior validation
  - ❌ Tang Console NEO / Tang Nano 9K で全 sample が boot
- 完了に必要な path:
  - WSL2 + Verilator install (藤本さん操作)
  - `scripts/verify-verilog-verilator.sh` で batch lint (1601 files)
  - 失敗 cases の honest skip + template 修正

### Layer 3: Silicon evidence scope

- 範囲: **4-7 representative sample** (Paper 145 v0.7 four-substrate verification)
- 完了状態: ✅ **完了** (Tang Console NEO + Tang Nano 9K + IBM Heron r2 + Aer simulator)
- Tang silicon User Codes: 0x000084BA + 0x00005C27 + 0x0000A5F4 + 0x00001D46
- IBM Heron r2: 144/144 circuits, fidelity 0.954, 67/600 sec monthly budget
- 含意: 「representative subset (主に ALU lattice + Phase 1-5 unitary) の physical silicon + real quantum evidence」
- **含意しないこと**:
  - ❌ 全 1601 theory が silicon program 済
  - ❌ 1601 全件 silicon program は物理可能 (実時間 ~20 hr / board 寿命 / USB 物理連続)
- 永続原則 (manual gate retain):
  - Tang silicon physical program は **manual gate 永続** (Phase C 安全 protocol per `feedback_phase_c_silicon_existence_claim.md`)
  - 自動化禁止 (不正 bitstream → device brick risk + USB device handle 競合)

## Anti-pattern reject

| Phrase | 何が間違いか | 訂正 |
|---|---|---|
| 「Rei が全 1601 theory を silicon 化」 | Layer 3 scope を Layer 1 規模に overclaim | 「1601 theory template emit 完了 / silicon evidence は 4 representative sample」 |
| 「新理論 → 即座に回路化 ✅」 | Layer 1 完了を全 layer 完了と混同 | 「Template emission は即時 / synthesizability + silicon evidence は manual gate / representative scope」 |
| 「Verilator lint 1601 件 PASS」 | Layer 2 未走を pass と詐称 | 「Verilator scaffold あり, 1601 全件 lint は WSL2 install 後 batch run path retain」 |
| 「Theory-to-Circuit は full pipeline 完成」 | scaffold first step を full pipeline と称す | 「scaffold first step. full 1601-theory pipeline は数週間 substantial work retain」 |

## 関連 memory

- [[feedback_phase_c_silicon_existence_claim]] (Tang silicon physical program manual gate 永続)
- [[feedback_metadata_only_scale_design]] (5/11 永続原則, Hardware Gallery 適用)
- [[feedback_world_uniqueness_claim_controllable]] (overclaim 防止)
- [[project_hardware_gallery_theory_to_circuit_scaffold_2026-05-15]] (STEP 1138 起源)
- [[project_2026-05-15_step1139_1140_1141_combined]] (STEP 1139 batch + 1140 Hodge + 1141 Collatz)
- Paper 145 v0.7 (four-substrate verification = Silicon evidence scope reference)